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VHDL Test Benching

Il testbench è un modulo VHDL, non sintetizzabile, costituito da:
- una entity priva di port (il test bench rappresenta l’ambiente);
– il componete che deve essere verificato;
– i costrutti e/o processi che generano gli stimoli.
Per comodità di interpretazione, è possibile generare dei valori interi al posto dei bit e vettori di... Vedi di più

Esame di Sistemi embedded docente Prof. L. Pomante

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Atreyu

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DESCRIZIONE DISPENSA

Il testbench è un modulo VHDL, non sintetizzabile, costituito da:
- una entity priva di port (il test bench rappresenta l’ambiente);
– il componete che deve essere verificato;
– i costrutti e/o processi che generano gli stimoli.
Per comodità di interpretazione, è possibile generare dei valori interi al posto dei bit e vettori di bit. Il VHDL è fortemente tipizzato; la disomogeneità di tipo deve essere risolta esplicitamente. Per generare segnali per i quali è indicata una periodicità (modulo 2n) è conveniente l’uso dei process. Per generare segnali periodici con duty-cycle diverso da 50% si esplicitano le durate degli intervalli. Per generare segnali non periodici mediante un process si utilizza il costrutto wait (mantiene sospeso il processo indefinitamente). Infine, per generare segnali di ingresso sincronizzati con altri si utilizza un process che ha tali segnali in una sensitivity list.


DETTAGLI
Corso di laurea: Corso di laurea magistrale in ingegneria delle telecomunicazioni
SSD:
Università: L'Aquila - Univaq
A.A.: 2011-2012

I contenuti di questa pagina costituiscono rielaborazioni personali del Publisher Atreyu di informazioni apprese con la frequenza delle lezioni di Sistemi embedded e studio autonomo di eventuali libri di riferimento in preparazione dell'esame finale o della tesi. Non devono intendersi come materiale ufficiale dell'università L'Aquila - Univaq o del prof Pomante Luigi.

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